組合邏輯電路的設計實驗裝置

『壹』 用八選一數據選擇器設計一個組合邏輯電路

『貳』 設計一個組合邏輯電路需要哪四個步驟

組合邏輯電路的設計與分析過程相反，其步驟大致如下：
（1）根據對電路邏輯功能的要求，列出真值表；
（2）由真值表寫出邏輯表達式；
（3）簡化和變換邏輯表達式，從而畫出邏輯圖。
組合邏輯電路的設計，通常以電路簡單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來化簡邏輯函數，就是為了獲得最簡的形式，以便能用最少的門電路來組成邏輯電路。但是，由於在設計中普遍採用中、小規模集成電路（一片包括數個門至數十個門）產品，因此應根據具體情況，盡可能減少所用的器件數目和種類，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經濟的目的。

『叄』 設計一組合邏輯電路，其輸入端為A，B，C，輸出端為D，要求其功能：A=1時D=B；A=0時D=C。要求：

（1）

A B C Y

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 1

1 1 1 1

（2）Y=ABC+ABC'+A'BC+A'B'C=AB+A'C。

（3）Y=((AB)'(A'C)')' 用四個與非門即可。

繼電器邏輯：

A就是繼電器線圈，Y是動點，B是動合接點，C是靜合接點。

A=1就是線圈加電，Y接B

A=0就是線圈斷電，Y接C。

(3)組合邏輯電路的設計實驗裝置擴展閱讀：

邏輯電路是執行基本邏輯操作的電路，它們在電子數字計算機中被大量運用。這些基本的邏輯操作是「與」、「或」、「非」以及由它們組成的復合動作。邏輯電路按其工作性質可分為組合電路和時序電路兩大類。

任何時刻輸出信號的邏輯狀態僅取決於該時刻輸入信號的邏輯狀態，而與輸入信號和輸出信號過去狀態無關的邏輯電路。由於組合邏輯電路的輸出邏輯狀態與電路的歷史情況無關，所以它的電路中不包含記憶性電路或器件。門電路是組合邏輯電路的基本單元。當前組合邏輯電路都已製成標准化、系列化的中、大規模集成電路可供選用。

『肆』 求個電路圖，謝謝大神了 組合邏輯電路設計 實驗任務: 廣告流水燈的設計：該系統共有8個燈，其效果始

74ls74 D觸發器組成模7加法器，三位輸出ABC=000,100,010......111，將ABC接到74ls138三個輸入端就可以完成所要求電路。

『伍』 用兩種方法設計組合邏輯電路,實現3人表決的功能,要求分別用38解碼器和4選一。

用74LS138解碼器設計三人表決電路模擬圖如下。

請及時採納！

『陸』 怎樣用74LS138實現三輸入組合邏輯電路的設計

二 解碼器

常用的解碼器有2-4解碼器（74LS139）——2個輸入變數控制4個輸出端，3-8解碼器（74LS148）——3個輸入變數控制8個輸出端，4-16解碼器（74LS154）——4個輸入變數控制16個輸出端。

74LS138解碼器得引腳圖，邏輯圖及功能表如下

74LS138的引腳圖

用與非門組成的3線-8線解碼器74LS138

3線-8線解碼器74LS138的功能表

無論從邏輯圖還是功能表我們都可以看到74LS138的八個輸出引腳 ，任何時刻要麼全為高電平1—晶元處於不工作狀態，要麼只有一個為低電平0，其餘7個輸出引腳全為高電平1。如果出現兩個輸出引腳同時為0的情況，說明該晶元已經損壞。

當附加控制門的輸出為高電平（S＝1）時，可由邏輯圖寫出

由上式可以看出， 同時又是 這三個變數的全部最小項的解碼輸出，所以也把這種解碼器叫做最小項解碼器。

71LS138有三個附加的控制端 、 和 。當 、 時， 輸出為高電平（S＝1），解碼器處於工作狀態。否則，解碼器被禁止，所有的輸出端被封鎖在高電平，如表3.3.5所示。這三個控制端也叫做「片選」輸入端，利用片選的作用可以將多篇連接起來以擴展解碼器的功能。

帶控制輸入端的解碼器又是一個完整的數據分配器。在圖3.3.8電路中如果把 作為「數據」輸入端（同時 ），而將 作為「地址」輸入端，那麼從 送來的數據只能通過 所指定的一根輸出線送出去。這就不難理解為什麼把 叫做地址輸入了。例如當 ＝101時，門 的輸入端除了接至 輸出端的一個以外全是高電平，因此 的數據以反碼的形式從 輸出，而不會被送到其他任何一個輸出端上。

【例3.3.2】 試用兩片3線-8線解碼器74LS138組成4線-16線解碼器，將輸入的4位二進制代碼 譯成16個獨立的低電平信號 。

解：由圖3.3.8可見，74LS138僅有3個地址輸入端 。如果想對4位二進制代碼，只能利用一個附加控制端（ 當中的一個）作為第四個地址輸入端。

取第（1）片74LS138的 和 作為它的第四個地址輸入端（同時令 ），取第（2）片的 作為它的第四個地址輸入端（同時令 ），取兩片的 、 、 ，並將第（1）片的 和 接至 ，將第（2）片的 接至 ，如圖3.3.9所示，於是得到兩片74LS138的輸出分別為

圖3.3.9 用兩片74LS138接成的4線－16線解碼器

式（3.3.8）表明 時第（1）片74LS138工作而第（2）片74LS138禁止，將 的0000～0111這8個代碼譯成 8個低電平信號。而式（3.3.9）表明 時，第（2）片74LS138工作，第（1）片74LS138禁止，將 的1000～1111這8個代碼譯成 8個低電平信號。這樣就用兩個3線－8線解碼器擴展成一個4線－16線的解碼器了。

同理，也可一用兩個帶控制端的4線－16線解碼器接成一個5線-32線解碼器。

例2． 74LS138 3－8解碼器的各輸入端的連接情況及第六腳（ ）輸入信號A的波形如下圖所示。試畫出八個輸出引腳 的波形。

解：由74LS138的功能表知，當 （A為低電平段）解碼器不工作，8個輸出引腳全為高電平 ，當 （A為高電平段）解碼器處於工作狀態。因 所以 其餘7個引腳輸出全為高電平，因此可知，在輸入信號A的作用下，8個輸出引腳的波形如下：

即與A反相；

其餘各引腳的輸出恆等於1（高電平）與A的波形無關。

在介紹地址解碼器時，要求學生能夠熟練掌握74LS138解碼器真值表。為了便於學生記憶，把74LS138解碼器真值表以表1的形式給出，強調對「使能」功能的理解，對解碼輸出值總結出「對角線」規律，便於學生記憶。

表1 74LS138解碼器真值表

輸 入

輸 出

使 能

選 擇

E3

/E2

/E1

C

B

A

/Y0

/Y1

/Y2

/Y3

/Y4

/Y5

/Y6

/Y7

1

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

1

1

0

1

1

1

1

1

1

1

0

0

0

1

0

1

1

0

1

1

1

1

1

1

0

0

0

1

1

1

1

1

0

1

1

1

1

1

0

0

1

0

0

1

1

1

1

0

1

1

1

1

0

0

1

0

1

1

1

1

1

1

0

1

1

1

0

0

1

1

0

1

1

1

1

1

1

0

1

1

0

0

1

1

1

1

1

1

1

1

1

1

0

其 他

X

X

X

1

1

1

1

1

1

1

1

在講授存儲器擴展時，結合圖示加以解說（如圖1）。重點分析 /CE、/OE、/WR、/PSEN、/RD、/WE等信號的連接。注意區分程序存儲器和數據存儲器/OE信號的連接，程序存儲器連接CPU 的/PSEN信號；數據存儲器連接CPU 的/RD信號。結合/OE信號的不同連接，再次強化學生對哈佛結構的理解。對於/WR信號，只有數據存儲器才有，只讀存儲器（程序存儲器）是沒有的。

在分析存儲器地址時，/CE信號為核心，採用逆向的方法進行分析。例如，分析IC1的地址，我們先假設IC1能夠正常工作，那麼IC1的/CE信號必須滿足低電平的要求，與之相連的解碼器74LS138的/Y0必須是低電平，對應表1，可以查出C、B、A三個地址輸入端必須是0，0，0。與之相連的三根地址線P2.7、 P2.6、P2.5必須是0，0，0，P2.7、 P2.6、P2.5為CPU的A15、A14、A13三個地址線，這樣，就可以確定IC1的地址。為了便於分析IC1的地址地址范圍，給出表2。在表2 中列出了CPU的地址線和輸出引腳的關系。強調片內地址線（連接到存儲器上的地址線）的變化范圍是從全0變化到全1，這樣也就得到了這個存儲器的地址范圍。

『柒』 組合邏輯電路設計實驗題

DATA SEGMENT
PC DB ?
MESS DB 'ENTER ANY KEY CAN EXIT TO DOS!',0DH,0AH,'$'
DATA ENDS
STACK SEGMENT STACK
STA DW 200 DUP(?)
TOP EQU LENGTH STA
STACK ENDS
CODE SEGMENT
ASSUME CS:CODE,DS:DATA,ES:DATA,SS:STACK
START:
MOV AX,DATA
MOV DS,AX
MOV ES,AX
MOV AH,09H
MOV DX,OFFSET MESS
INT 21H
MOV DX,28BH
MOV AL,10000001B
OUT DX,AL
MOV DX,28AH
IN AL,DX
MOV PC,AL
MOV DX,28BH
MOV AL,10000000B
OUT DX,AL
MOV DX,28AH
MOV AL,PC
MOV DX,28AH
MOV AL,00000000B
OUT DX,AL
LLL: MOV DX,28AH
MOV AL,00100100B ;1綠2紅
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,01000100B ; ；1黃2紅
OUT DX,AL
CALL DONE2
MOV DX,28AH
MOV AL,10000001B ;1紅2綠
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,10000010B ;1紅2黃
OUT DX,AL
CALL DONE 2
MOV AH,06H
MOV DL,0FFH
INT 21H
JNZ PPP
JMP LLL
PPP: MOV AX,4C00H
INT 21H
DONE1 PROC NEAR
PUSH CX
MOV CX,0FFFFH
CC: LOOP CC
POP CX
RET
DONE1 ENDP
DONE2 PROC NEAR
PUSH AX
PUSH CX
MOV CX,0FFFH
UU: CALL DONE1
LOOP UU
POP CX
POP AX
RET
DONE10 ENDP
CODE ENDS
END START
流程圖

按上面所述過程得出流程圖

開始

設置8255A口輸出C口輸出

南北路口紅燈亮，東西路口綠燈亮

長延時

南北路口紅燈亮，東西路口黃燈亮

南北路口綠燈亮，東西路口紅燈亮

長延時

南北路口黃燈亮，東西路口紅燈亮

是否
有鍵按下

返回DOS
參照以上！

『捌』 簡單組合邏輯電路的設計實驗報告

1、設計用與非門及用異或門、與門組成的半加器電路。要求按本文所述的設計步驟進行，直到測試電路邏輯功能符合設計要求為止。

2、設計一個一位全加器，要求用異或門、與門、或門組成。

3、設計一位全加器，要求用與或非門實現。

4、設計一個對兩個兩位無符號的二進制數進行比較的電路；根據第一個數是否大於、等於、小於第二個數，使相應的三個輸出端中的一個輸出為「1」，要求用與門、與非門及或非門實現。

時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

(8)組合邏輯電路的設計實驗裝置擴展閱讀

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。

『玖』 怎樣用74LS138實現三輸入組合邏輯電路的設計

參考答案：

設計電路第一步：將三輸入變數的邏輯函數寫入最小項的形式（通常按A，B，C的順序排列）

設計電路第二步：將三個變數連接到138的輸入A2A1A0（對應於ABC）並選擇超出其輸出的最小期限，在其輸出端挑出與最小項相同的那些項（138低電平有效，實際是函數中最小項的非）

設計電路第二步：接入與非門，對標配置數據即可。

(9)組合邏輯電路的設計實驗裝置擴展閱讀：

簡單的邏輯電路通常是由門電路構成，也可以用三極體來製作。

例如：一個NPN三極體的集電極和另一個NPN三極體的發射極連接，這就可以看作是一個簡單的與門電路，此時非門可以利用內部結構，使輸入的電平變成相反的電平；與門可以利用內部結構，使輸入兩個高電平。

反之，當兩個三極體的基極都接高電平的時候，電路導通，而只要有一個不接高電平，電路就不導通；這種思路廣泛應用於計算機、數字控制、通信、自動化和儀表等方面。