自動化裝置畫圖及說明

① 一個自動化設備，有幾大部分組成才能運作起來

自動化系統基本的組成有檢測器件（各種感測器）、控制器（單片機，PLC，繼電器等）、傳動系統（連桿，齒輪，皮帶等）、執行器件。

最為核心的控制系統中根據需求有不同的控制方案，比如過程式控制制中採用的主要控制方式有反饋控制、前饋控制和最優控制等。

執行器件有很多種，但是基本上都是通過控制電機進行最終執行操作。最終運作的流程就是採集-控制-傳送-執行。如圖所示的機械臂就是一個簡單的自動化設備。

(1)自動化裝置畫圖及說明擴展閱讀：

自動化設備工程應用特點：

1、工件在工位上的定位：根據需方產品的實際情況，軸向及圓周方向均以某一管接的孔（或管接頭）作為基準。

2、工件的上下料（上下線）採用人工模式，附件的上料為人工理料、自動上料。

3、焊接為自動焊接，焊槍做多自由度運動，工件可作旋轉運動，以達到所需位置的焊縫。

4、採用PLC（可編程邏輯控制器）控制整個自動生產過程，觸摸屏作為人機操作界面，氣缸和電機配合執行自動動作。

② 我是做自動化設備的，需要一款電氣繪圖軟體，有在用的分享下，謝謝！

eplan，autocad都可以，不過eplan更專業

③ 現在自動化設備工程師多電氣設計繪制圖紙的主流繪圖軟體是什麼（儀表，電氣，自控類的）

現在自動化設備工程師多電氣設計繪制圖紙的主流繪圖軟體是什麼？（儀表，電氣，自控類的）
1：Auto CAD現在用的最多，儀表電氣都有用到

2：EPLAN軟體目前電氣方面最多
希望可以幫到你

④ 簡單敘述自動控制的基本概念及控制裝置的基本組成！

自動控制（automaticcontrol）是指在沒有人直接參與的情況下，利用外加的設備或裝置，使機器、設備或生產過程的某個工作狀態或參數自動地按照預定的規律運行。自動控制是相對人工控制概念而言的。

⑤ 關於自動化設備電氣圖紙繪圖問題

你可以學習一下EPLAN電氣繪圖軟體，採用的是IEC標准。

⑥ 一台自動化設備有哪幾個部分組成

作為一個系統工程，它由程序單元、作用單元、感測單元、制定單元控制單元這5個單元組成。具體如下：

1、程序單元：決定著自動化設備需要做什麼和如何做。

2、作用單元：能對自動化設備施加能量和定位。

3、感測單元：檢測自動化設備運行過程的性能和狀態。

4、制定單元：對感測單元送來的信息進行比較，制定和發出指令信號。

5、控制單元：進行制定並調節作用單元的機構。

(6)自動化裝置畫圖及說明擴展閱讀：

自動化設備發展意義

自動化技術廣泛用於工業、農業、軍事、科學研究、交通運輸、商業、醫療、服務和家庭等方面。採用自動化技術不僅可以把人從繁重的體力勞動、部分腦力勞動以及惡劣、危險的工作環境中解放出來。

而且能擴展人的器官功能，極大地提高勞動生產率，增強人類認識世界和改造世界的能力。自動化設備不僅讓企業更好控制開支預算，也提高工作效率等。

⑦ 應聘，電氣類 自動化類 筆試題目

數字電路
1、同步電路和非同步電路的區別是什麼？（仕蘭微電子）
2、什麼是同步邏輯和非同步邏輯？（漢王筆試）
同步邏輯是時鍾之間有固定的因果關系。非同步邏輯是各時鍾之間沒有固定的因果關系。
3、什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求？（漢王筆試）
線與邏輯是兩個輸出信號相連可以實現與的功能。在硬體上，要用oc門來實現，由於不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出埠應加一個上拉電阻。
4、什麼是Setup 和Holp時間？（漢王筆試）
5、setup和holp時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鍾信號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，並說明解決辦法。（威盛VIA
2003.11.06 上海筆試試題）
Setup/hold time 是測試晶元對輸入信號和時鍾信號之間的時間要求。建立時間是指觸發 器的時鍾信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鍾上升沿（如上升沿有效）T時間到達晶元，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鍾打入觸發器，只有在下一個時鍾上升沿，數據才能被打入觸發器。 保持時間是指觸發器的時鍾信號上升沿到來以後，數據穩定不變的時間。如果hold time 不夠，數據同樣不能被打入觸發器。
建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鍾邊沿前，數據信 號需要保持不變的時間。保持時間是指時鍾跳變邊沿後數據信號需要保持不變的時間。如果不滿足建立和保持時間的話，那麼DFF將不能正確地采樣到數據，將會出現 metastability的情況。如果數據信號在時鍾沿觸發前後持續的時間均超過建立和保持時 間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數字邏輯中的競爭和冒險的理解，並舉例說明競爭和冒險怎樣消除。（仕蘭微 電子）
9、什麼是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由於門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在晶元外部加電容。
10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由於TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出埠加一上拉電阻接到5V或者12V。
11、如何解決亞穩態。（飛利浦－大唐筆試）
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞
穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平
上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無
用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。
12、IC設計中同步復位與 非同步復位的區別。（南山之橋）
13、MOORE 與 MEELEY狀態機的特徵。（南山之橋）
14、多時域設計中,如何處理信號跨時域。（南山之橋）
15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）
Delay < period - setup – hold
16、時鍾周期為T,觸發器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延
遲為T2max,最小為T2min。問，觸發器D2的建立時間T3和保持時間應滿足什麼條件。（華
為）
17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決
定最大時鍾的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）
18、說說靜態、動態時序模擬的優缺點。（威盛VIA 2003.11.06 上海筆試試題）
19、一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing。（威盛VIA
2003.11.06 上海筆試試題）
20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什麼，還問給出輸入，
使得輸出依賴於關鍵路徑。（未知）
21、邏輯方面數字電路的卡諾圖化簡，時序（同步非同步差異），觸發器有幾種（區別，優
點），全加器等等。（未知）
22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）
23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the
operation region of PMOS and NMOS for each segment of the transfer curve? （威
盛筆試題circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、為什麼一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）
27、用mos管搭出一個二輸入與非門。（揚智電子筆試）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。（威盛筆試題circuit design-beijing-03.11.09）
29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆
試）

30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）
31、用一個二選一mux和一個inv實現異或。（飛利浦－大唐筆試）
32、畫出Y=A*B+C的cmos電路圖。（科廣試題）
33、用邏輯們和cmos電路實現ab+cd。（飛利浦－大唐筆試）
34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B+C(D+E)。（仕蘭微電子）
35、利用4選1實現F(x,y,z)=xz+yz』。（未知）
36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化
簡）。
37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。
（Infineon筆試）
38、為了實現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，並說明為什
么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用與非門等設計全加法器。（華為）
40、給出兩個門電路讓你分析異同。（華為）
41、用簡單電路實現，當A為輸入時，輸出B波形為…（仕蘭微電子）
42、A,B,C,D,E進行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個數比0
多，那麼F輸出為1，否則F為0），用與非門實現，輸入數目沒有限制。（未知）
43、用波形表示D觸發器的功能。（揚智電子筆試）
44、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試）
45、用邏輯們畫出D觸發器。（威盛VIA 2003.11.06 上海筆試試題）
46、畫出DFF的結構圖,用verilog實現之。（威盛）
47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）
48、D觸發器和D鎖存器的區別。（新太硬體面試）
49、簡述latch和filp-flop的異同。（未知）
50、LATCH和DFF的概念和區別。（未知）
51、latch與register的區別,為什麼現在多用register.行為級描述中latch如何產生的。
（南山之橋）
52、用D觸發器做個二分顰的電路.又問什麼是狀態圖。（華為）
53、請畫出用D觸發器實現2倍分頻的邏輯電路？（漢王筆試）
54、怎樣用D觸發器、與或非門組成二分頻電路？（東信筆試）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？
56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出
carryout和next-stage. （未知）
57、用D觸發器做個4進制的計數。（華為）
58、實現N位Johnson Counter,N=5。（南山之橋）
59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢？（仕蘭
微電子）
60、數字電路設計當然必問Verilog/VHDL，如設計計數器。（未知）
61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）
62、寫非同步D觸發器的verilog mole。（揚智電子筆試）
mole dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmole
63、用D觸發器實現2倍分頻的Verilog描述？ （漢王筆試）
mole divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmole
64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器
件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）
PAL，PLD，CPLD，FPGA。
mole dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmole
65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）
66、用VERILOG或VHDL寫一段代碼，實現10進制計數器。（未知）
67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。（未知）
68、一個狀態機的題目用verilog實現（不過這個狀態機畫的實在比較差，很容易誤解
的）。（威盛VIA 2003.11.06 上海筆試試題）
69、描述一個交通信號燈的設計。（仕蘭微電子）
70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）
71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢
數。 （1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計
的要求。（未知）
72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，並考慮找零：（1）
畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計
工程中可使用的工具及設計大致過程。（未知）
73、畫出可以檢測10010串的狀態圖,並verilog實現之。（威盛）
74、用FSM實現101101的序列檢測模塊。（南山之橋）
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。
例如a： 0001100110110100100110
b： 0000000000100100000000
請畫出state machine；請用RTL描述其state machine。（未知）
75、用verilog ddl檢測stream中的特定字元串（分狀態用狀態機寫）。（飛利浦－大唐
筆試）
76、用verilog hdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦－大唐筆試）
77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x
為4位二進制整數輸入信號。y為二進制小數輸出，要求保留兩位小數。電源電壓為3~5v假
設公司接到該項目後，交由你來負責該產品的設計，試討論該產品的設計全程。（仕蘭微
電子）
78、sram，falsh memory，及dram的區別？（新太硬體面試）
79、給出單管DRAM的原理圖(西電版《數字電子技術基礎》作者楊頌華、馮毛官205頁圖9
－14b)，問你有什麼辦法提高refresh time，總共有5個問題，記不起來了。（降低溫
度，增大電容存儲容量）（Infineon筆試）
80、Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? （威盛筆試題
circuit design-beijing-03.11.09）
81、名詞:sram,ssram,sdram
名詞IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate

⑧ 從事自動化設備需用到那幾種畫圖軟體

現在這個社會側重自動化生產，你要對自動化控制多下點功夫，傳動控制就是側重...不過，至少都要會幾種比較普通的畫圖軟體如CAD、PRE等。生產設備管理就比較...

⑨ 請自選日常生活中的自動化設備,說明其工作原理

微波爐是自動化設備用電，熱食物非常快。是電子的。