同步觸發裝置設計

1. 試用 JK 觸發器設計一個同步七進制計數器，電路的狀態轉換圖如圖所示.其中 Z 為輸出進位信號

這個有點挑戰性，可就怕白忙活得不到採納啊；

2. 如何設計同步觸發電路,來使得兩個CCD相機同時拍照

可以使用連接線把兩個相機進行連接，把其中一個相機的熱靴關掉即可同時拍照和閃光了。

3. 寫出同步RS觸發器的特性方程和約束方程(數字電路與邏輯設計)

• 第一個是特性方程

• 第二個是約束方程

4. 怎樣用jk觸發器設計一個8421碼十進制同步加法計數器

根據計數器的構成原理，必須由四個觸發器的狀態來表示一位十進制數的四位二進制編碼。而四位編碼總共有十六個狀態。所以必須去掉其中的六個狀態，至於去掉哪六個狀態，可有不同的選擇，這里考慮去掉1010～1111六個狀態，即採用8421BCD碼的編碼方式來表示一位十進制數。

在十進制計數體制中，每位數都可能是0，1，2，9十個數碼中的任意一個，且,逢十進一。根據計數器的構成原理，必須由四個觸發器的狀態來表示一位十進制數的四位二進制編碼。

(4)同步觸發裝置設計擴展閱讀：

注意事項：

1、兩個TTL與非門相接構成基本RSFF，按順序在輸入端加信號，觀察並記錄FF的Q 端的狀態，將結果填入表中，並說明在各種輸入狀態下FF的功能。

2、用D觸發器構成一個二分頻器，並用示波器記錄輸入輸出波形。

3、用EWB軟體模擬一個由觸發器構成的二倍頻器。

4、確定觸發級別，有語句級觸發器和行級觸發器兩種。語句級觸發器表示SQL語句只觸發一次觸發器，行級觸發器表示SQL語句影響的每一行都要觸發一次。

5. 有復位信號的同步D觸發器電路圖是什麼樣的用CMOS設計的電路圖最好用邏輯門設計的也行謝謝大家了

如果想看內部邏輯圖可以去查74HC273器件手冊，如果想使用或做實驗買一片這種CMOS 8D觸發器就OK，這年頭無須再用邏輯門去費力搭建這類電路了，採用集成電路既簡單又好用何樂不為?

6. 數字電路用D觸發器設計可控同步計數器

7. 如何用下沿觸發JK觸發器設計一個同步二,四分頻電路

沿觸發的JK觸發器設計一同步時序電路，其狀態圖如下圖所示，要求電路使用的門電路最少。

試用上升沿觸發的JK觸發器設計一同步時序電路，其狀態圖如下圖所示，要求電路使用的門電路最少。將D觸發器接成T'觸發器，信號接clk，這就成二分頻電路了。再接一級就是四分頻電路。另外七分頻電路輸出信號，如果不是一個窄脈沖，而是方波脈沖，還需要一個D觸發器。

觸發器是構成時序邏輯電路以及各種復雜數字系統的基本邏輯單元。觸發器的線路圖由邏輯門組合而成，其結構均由SR鎖存器派生而來（廣義的觸發器包括鎖存器）。觸發器可以處理輸入、輸出信號和時鍾頻率之間的相互影響。

(7)同步觸發裝置設計擴展閱讀：

觸發器的作用：

可在寫入數據表前，強制檢驗或轉換數據。觸發器發生錯誤時，異動的結果會被撤銷。可依照特定的情況，替換異動的指令 (INSTEAD OF)。

約束和觸發器在特殊情況下各有優勢。觸發器的主要好處在於它們可以包含使用 Transact-SQL 代碼的復雜處理邏輯。因此，觸發器可以支持約束的所有功能；但它在所給出的功能上並不總是最好的方法。

實體完整性總應在最低級別上通過索引進行強制，這些索引或是 PRIMARY KEY 和 UNIQUE 約束的一部分，或是在約束之外獨立創建的。假設功能可以滿足應用程序的功能需求，域完整性應通過 CHECK 約束進行強制，而引用完整性(RI) 則應通過 FOREIGN KEY 約束進行強制。

在約束所支持的功能無法滿足應用程序的功能要求時，觸發器就極為有用。

8. 用JK觸發器設計一個同步四進制加法計數器的詳細過程 初學希望大神賜教

2014-12-30 回答者: 黑豹0049 1個回答 1

9. 試用JK觸發器設計一個同步7進制加法計數器（按自然二進制態序計數）。

模7計數器，來Q3Q2Q1Q0=0000--0110，也就是Q2Q1=11，因此Q2Q1連接一個2輸入與非門，源門輸出連接予載入端，D3D2D1D0均接地即可。

可以用同步4位二進制加法計數器74LS161、三輸入與非門74LS10、4511、共陰七段數碼LED顯示器來實現七進制的計數器。

首先要知道74LS161是4位二進制同步計數器，該計數器能同步並行預置數據，具有清零置數，計數和保持功能，具有進位輸出端，可以串接計數器使用。

(9)同步觸發裝置設計擴展閱讀：

計數器主要由觸發器構成。若按觸發器 的翻轉的次序來分類，可以把計數器分為同步式和非同步式。在同步計數器中，當計數脈沖輸入時所有觸發器是同時翻轉的； 而在非同步計數器中，各級觸發器則不是同時翻轉的。

若按計數過程中計數器中數字的增減來 分類，可以分為加法計數器，減法計數器和可逆計數器（亦稱加減計數器）。加法計數器 是隨著計數脈沖的不斷輸入而遞增計數的； 減法計數器是隨著計數脈沖的不斷輸入而遞減計數的；可增可減的稱可逆計數器。

10. 如何用D觸發器設計一個同步十進制減法計數器！

可參考一下74LS192的內部邏輯