组合逻辑电路的设计实验装置

『壹』 用八选一数据选择器设计一个组合逻辑电路

『贰』 设计一个组合逻辑电路需要哪四个步骤

组合逻辑电路的设计与分析过程相反，其步骤大致如下：
（1）根据对电路逻辑功能的要求，列出真值表；
（2）由真值表写出逻辑表达式；
（3）简化和变换逻辑表达式，从而画出逻辑图。
组合逻辑电路的设计，通常以电路简单，所用器件最少为目标。在前面所介绍的用代数法和卡诺图法来化简逻辑函数，就是为了获得最简的形式，以便能用最少的门电路来组成逻辑电路。但是，由于在设计中普遍采用中、小规模集成电路（一片包括数个门至数十个门）产品，因此应根据具体情况，尽可能减少所用的器件数目和种类，这样可以使组装好的电路结构紧凑，达到工作可靠而且经济的目的。

『叁』 设计一组合逻辑电路，其输入端为A，B，C，输出端为D，要求其功能：A=1时D=B；A=0时D=C。要求：

（1）

A B C Y

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 0

1 1 0 1

1 1 1 1

（2）Y=ABC+ABC'+A'BC+A'B'C=AB+A'C。

（3）Y=((AB)'(A'C)')' 用四个与非门即可。

继电器逻辑：

A就是继电器线圈，Y是动点，B是动合接点，C是静合接点。

A=1就是线圈加电，Y接B

A=0就是线圈断电，Y接C。

(3)组合逻辑电路的设计实验装置扩展阅读：

逻辑电路是执行基本逻辑操作的电路，它们在电子数字计算机中被大量运用。这些基本的逻辑操作是“与”、“或”、“非”以及由它们组成的复合动作。逻辑电路按其工作性质可分为组合电路和时序电路两大类。

任何时刻输出信号的逻辑状态仅取决于该时刻输入信号的逻辑状态，而与输入信号和输出信号过去状态无关的逻辑电路。由于组合逻辑电路的输出逻辑状态与电路的历史情况无关，所以它的电路中不包含记忆性电路或器件。门电路是组合逻辑电路的基本单元。当前组合逻辑电路都已制成标准化、系列化的中、大规模集成电路可供选用。

『肆』 求个电路图，谢谢大神了 组合逻辑电路设计 实验任务: 广告流水灯的设计：该系统共有8个灯，其效果始

74ls74 D触发器组成模7加法器，三位输出ABC=000,100,010......111，将ABC接到74ls138三个输入端就可以完成所要求电路。

『伍』 用两种方法设计组合逻辑电路,实现3人表决的功能,要求分别用38译码器和4选一。

用74LS138译码器设计三人表决电路仿真图如下。

请及时采纳！

『陆』 怎样用74LS138实现三输入组合逻辑电路的设计

二 译码器

常用的译码器有2-4译码器（74LS139）——2个输入变量控制4个输出端，3-8译码器（74LS148）——3个输入变量控制8个输出端，4-16译码器（74LS154）——4个输入变量控制16个输出端。

74LS138译码器得引脚图，逻辑图及功能表如下

74LS138的引脚图

用与非门组成的3线-8线译码器74LS138

3线-8线译码器74LS138的功能表

无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚 ，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。

当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出

由上式可以看出， 同时又是 这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端 、 和 。当 、 时， 输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把 作为“数据”输入端（同时 ），而将 作为“地址”输入端，那么从 送来的数据只能通过 所指定的一根输出线送出去。这就不难理解为什么把 叫做地址输入了。例如当 ＝101时，门 的输入端除了接至 输出端的一个以外全是高电平，因此 的数据以反码的形式从 输出，而不会被送到其他任何一个输出端上。

【例3.3.2】 试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码 译成16个独立的低电平信号 。

解：由图3.3.8可见，74LS138仅有3个地址输入端 。如果想对4位二进制代码，只能利用一个附加控制端（ 当中的一个）作为第四个地址输入端。

取第（1）片74LS138的 和 作为它的第四个地址输入端（同时令 ），取第（2）片的 作为它的第四个地址输入端（同时令 ），取两片的 、 、 ，并将第（1）片的 和 接至 ，将第（2）片的 接至 ，如图3.3.9所示，于是得到两片74LS138的输出分别为

图3.3.9 用两片74LS138接成的4线－16线译码器

式（3.3.8）表明 时第（1）片74LS138工作而第（2）片74LS138禁止，将 的0000～0111这8个代码译成 8个低电平信号。而式（3.3.9）表明 时，第（2）片74LS138工作，第（1）片74LS138禁止，将 的1000～1111这8个代码译成 8个低电平信号。这样就用两个3线－8线译码器扩展成一个4线－16线的译码器了。

同理，也可一用两个带控制端的4线－16线译码器接成一个5线-32线译码器。

例2． 74LS138 3－8译码器的各输入端的连接情况及第六脚（ ）输入信号A的波形如下图所示。试画出八个输出引脚 的波形。

解：由74LS138的功能表知，当 （A为低电平段）译码器不工作，8个输出引脚全为高电平 ，当 （A为高电平段）译码器处于工作状态。因 所以 其余7个引脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出引脚的波形如下：

即与A反相；

其余各引脚的输出恒等于1（高电平）与A的波形无关。

在介绍地址译码器时，要求学生能够熟练掌握74LS138译码器真值表。为了便于学生记忆，把74LS138译码器真值表以表1的形式给出，强调对“使能”功能的理解，对译码输出值总结出“对角线”规律，便于学生记忆。

表1 74LS138译码器真值表

输 入

输 出

使 能

选 择

E3

/E2

/E1

C

B

A

/Y0

/Y1

/Y2

/Y3

/Y4

/Y5

/Y6

/Y7

1

0

0

0

0

0

0

1

1

1

1

1

1

1

1

0

0

0

0

1

1

0

1

1

1

1

1

1

1

0

0

0

1

0

1

1

0

1

1

1

1

1

1

0

0

0

1

1

1

1

1

0

1

1

1

1

1

0

0

1

0

0

1

1

1

1

0

1

1

1

1

0

0

1

0

1

1

1

1

1

1

0

1

1

1

0

0

1

1

0

1

1

1

1

1

1

0

1

1

0

0

1

1

1

1

1

1

1

1

1

1

0

其 他

X

X

X

1

1

1

1

1

1

1

1

在讲授存储器扩展时，结合图示加以解说（如图1）。重点分析 /CE、/OE、/WR、/PSEN、/RD、/WE等信号的连接。注意区分程序存储器和数据存储器/OE信号的连接，程序存储器连接CPU 的/PSEN信号；数据存储器连接CPU 的/RD信号。结合/OE信号的不同连接，再次强化学生对哈佛结构的理解。对于/WR信号，只有数据存储器才有，只读存储器（程序存储器）是没有的。

在分析存储器地址时，/CE信号为核心，采用逆向的方法进行分析。例如，分析IC1的地址，我们先假设IC1能够正常工作，那么IC1的/CE信号必须满足低电平的要求，与之相连的译码器74LS138的/Y0必须是低电平，对应表1，可以查出C、B、A三个地址输入端必须是0，0，0。与之相连的三根地址线P2.7、 P2.6、P2.5必须是0，0，0，P2.7、 P2.6、P2.5为CPU的A15、A14、A13三个地址线，这样，就可以确定IC1的地址。为了便于分析IC1的地址地址范围，给出表2。在表2 中列出了CPU的地址线和输出引脚的关系。强调片内地址线（连接到存储器上的地址线）的变化范围是从全0变化到全1，这样也就得到了这个存储器的地址范围。

『柒』 组合逻辑电路设计实验题

DATA SEGMENT
PC DB ?
MESS DB 'ENTER ANY KEY CAN EXIT TO DOS!',0DH,0AH,'$'
DATA ENDS
STACK SEGMENT STACK
STA DW 200 DUP(?)
TOP EQU LENGTH STA
STACK ENDS
CODE SEGMENT
ASSUME CS:CODE,DS:DATA,ES:DATA,SS:STACK
START:
MOV AX,DATA
MOV DS,AX
MOV ES,AX
MOV AH,09H
MOV DX,OFFSET MESS
INT 21H
MOV DX,28BH
MOV AL,10000001B
OUT DX,AL
MOV DX,28AH
IN AL,DX
MOV PC,AL
MOV DX,28BH
MOV AL,10000000B
OUT DX,AL
MOV DX,28AH
MOV AL,PC
MOV DX,28AH
MOV AL,00000000B
OUT DX,AL
LLL: MOV DX,28AH
MOV AL,00100100B ;1绿2红
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,01000100B ; ；1黄2红
OUT DX,AL
CALL DONE2
MOV DX,28AH
MOV AL,10000001B ;1红2绿
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,10000010B ;1红2黄
OUT DX,AL
CALL DONE 2
MOV AH,06H
MOV DL,0FFH
INT 21H
JNZ PPP
JMP LLL
PPP: MOV AX,4C00H
INT 21H
DONE1 PROC NEAR
PUSH CX
MOV CX,0FFFFH
CC: LOOP CC
POP CX
RET
DONE1 ENDP
DONE2 PROC NEAR
PUSH AX
PUSH CX
MOV CX,0FFFH
UU: CALL DONE1
LOOP UU
POP CX
POP AX
RET
DONE10 ENDP
CODE ENDS
END START
流程图

按上面所述过程得出流程图

开始

设置8255A口输出C口输出

南北路口红灯亮，东西路口绿灯亮

长延时

南北路口红灯亮，东西路口黄灯亮

南北路口绿灯亮，东西路口红灯亮

长延时

南北路口黄灯亮，东西路口红灯亮

是否
有键按下

返回DOS
参照以上！

『捌』 简单组合逻辑电路的设计实验报告

1、设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。

2、设计一个一位全加器，要求用异或门、与门、或门组成。

3、设计一位全加器，要求用与或非门实现。

4、设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。

时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

(8)组合逻辑电路的设计实验装置扩展阅读

在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。

与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。

『玖』 怎样用74LS138实现三输入组合逻辑电路的设计

参考答案：

设计电路第一步：将三输入变量的逻辑函数写入最小项的形式（通常按A，B，C的顺序排列）

设计电路第二步：将三个变量连接到138的输入A2A1A0（对应于ABC）并选择超出其输出的最小期限，在其输出端挑出与最小项相同的那些项（138低电平有效，实际是函数中最小项的非）

设计电路第二步：接入与非门，对标配置数据即可。

(9)组合逻辑电路的设计实验装置扩展阅读：

简单的逻辑电路通常是由门电路构成，也可以用三极管来制作。

例如：一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，此时非门可以利用内部结构，使输入的电平变成相反的电平；与门可以利用内部结构，使输入两个高电平。

反之，当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通；这种思路广泛应用于计算机、数字控制、通信、自动化和仪表等方面。