同步触发装置设计

1. 试用 JK 触发器设计一个同步七进制计数器，电路的状态转换图如图所示.其中 Z 为输出进位信号

这个有点挑战性，可就怕白忙活得不到采纳啊；

2. 如何设计同步触发电路,来使得两个CCD相机同时拍照

可以使用连接线把两个相机进行连接，把其中一个相机的热靴关掉即可同时拍照和闪光了。

3. 写出同步RS触发器的特性方程和约束方程(数字电路与逻辑设计)

• 第一个是特性方程

• 第二个是约束方程

4. 怎样用jk触发器设计一个8421码十进制同步加法计数器

根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。而四位编码总共有十六个状态。所以必须去掉其中的六个状态，至于去掉哪六个状态，可有不同的选择，这里考虑去掉1010～1111六个状态，即采用8421BCD码的编码方式来表示一位十进制数。

在十进制计数体制中，每位数都可能是0，1，2，9十个数码中的任意一个，且,逢十进一。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。

(4)同步触发装置设计扩展阅读：

注意事项：

1、两个TTL与非门相接构成基本RSFF，按顺序在输入端加信号，观察并记录FF的Q 端的状态，将结果填入表中，并说明在各种输入状态下FF的功能。

2、用D触发器构成一个二分频器，并用示波器记录输入输出波形。

3、用EWB软件仿真一个由触发器构成的二倍频器。

4、确定触发级别，有语句级触发器和行级触发器两种。语句级触发器表示SQL语句只触发一次触发器，行级触发器表示SQL语句影响的每一行都要触发一次。

5. 有复位信号的同步D触发器电路图是什么样的用CMOS设计的电路图最好用逻辑门设计的也行谢谢大家了

如果想看内部逻辑图可以去查74HC273器件手册，如果想使用或做实验买一片这种CMOS 8D触发器就OK，这年头无须再用逻辑门去费力搭建这类电路了，采用集成电路既简单又好用何乐不为?

6. 数字电路用D触发器设计可控同步计数器

7. 如何用下沿触发JK触发器设计一个同步二,四分频电路

沿触发的JK触发器设计一同步时序电路，其状态图如下图所示，要求电路使用的门电路最少。

试用上升沿触发的JK触发器设计一同步时序电路，其状态图如下图所示，要求电路使用的门电路最少。将D触发器接成T'触发器，信号接clk，这就成二分频电路了。再接一级就是四分频电路。另外七分频电路输出信号，如果不是一个窄脉冲，而是方波脉冲，还需要一个D触发器。

触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。触发器的线路图由逻辑门组合而成，其结构均由SR锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。

(7)同步触发装置设计扩展阅读：

触发器的作用：

可在写入数据表前，强制检验或转换数据。触发器发生错误时，异动的结果会被撤销。可依照特定的情况，替换异动的指令 (INSTEAD OF)。

约束和触发器在特殊情况下各有优势。触发器的主要好处在于它们可以包含使用 Transact-SQL 代码的复杂处理逻辑。因此，触发器可以支持约束的所有功能；但它在所给出的功能上并不总是最好的方法。

实体完整性总应在最低级别上通过索引进行强制，这些索引或是 PRIMARY KEY 和 UNIQUE 约束的一部分，或是在约束之外独立创建的。假设功能可以满足应用程序的功能需求，域完整性应通过 CHECK 约束进行强制，而引用完整性(RI) 则应通过 FOREIGN KEY 约束进行强制。

在约束所支持的功能无法满足应用程序的功能要求时，触发器就极为有用。

8. 用JK触发器设计一个同步四进制加法计数器的详细过程 初学希望大神赐教

2014-12-30 回答者: 黑豹0049 1个回答 1

9. 试用JK触发器设计一个同步7进制加法计数器（按自然二进制态序计数）。

模7计数器，来Q3Q2Q1Q0=0000--0110，也就是Q2Q1=11，因此Q2Q1连接一个2输入与非门，源门输出连接予加载端，D3D2D1D0均接地即可。

可以用同步4位二进制加法计数器74LS161、三输入与非门74LS10、4511、共阴七段数码LED显示器来实现七进制的计数器。

首先要知道74LS161是4位二进制同步计数器，该计数器能同步并行预置数据，具有清零置数，计数和保持功能，具有进位输出端，可以串接计数器使用。

(9)同步触发装置设计扩展阅读：

计数器主要由触发器构成。若按触发器 的翻转的次序来分类，可以把计数器分为同步式和异步式。在同步计数器中，当计数脉冲输入时所有触发器是同时翻转的； 而在异步计数器中，各级触发器则不是同时翻转的。

若按计数过程中计数器中数字的增减来 分类，可以分为加法计数器，减法计数器和可逆计数器（亦称加减计数器）。加法计数器 是随着计数脉冲的不断输入而递增计数的； 减法计数器是随着计数脉冲的不断输入而递减计数的；可增可减的称可逆计数器。

10. 如何用D触发器设计一个同步十进制减法计数器！

可参考一下74LS192的内部逻辑