设计电路装置产生周期二进制序列01011

❶ 设计一个检测电路，检测四位二进制码中1的个数是否为偶数，若偶数个为1，则输出1，否则输出0。

Z = (x1 XOR x2) 同或 (x3 XOR x4)
我也做到这个题了，这样应该是画电路最简单的形式

❷ 用74LS161及门电路产生1110110110序列信号，要求作出电路图

很简单，我只告诉你思路。
观察信号长度，此题为10
那么就要将161作成模10计数器
那么由于 9=（1001）二进制 所以把QD和QA与非起来，送给LD端。这样当QDQCQBAQA=1001时，下一个上升沿将会LoadData（LD）。预置端设置成0000
现在利用卡诺图，由于模10就一定有4个变量参与。所以画出ABCD当卡诺图，现在序列为1110110110，那么0000（ABCD）=1；0001=1；以此类推。。。得到F关于ABCD的表达式。即可画出相应门电路了。。。

❸ 设计一个时钟信号产生电路,要求:产生时钟周期为1s以及20ms的时钟信号

网络下，那个555定时器电路来参考就是了；

❹ 数字序列信号产生器，它在时钟脉冲信号CP的作用下，周期性的产生数字序列信号01101110。要电路图啊！！

输出信号是01101110的话，模数是8，两个7493 IC片。
第一个IC: 输入信号至CP0，输出Q0连至CP1。Q1,Q2连至MR1，MR2。Q3(MSB)连至IC2的CP0。
第二个IC：CP0连上一个IC的最终输出，输出Q0连至CP1。Q1，Q2，Q3连至一个三输入的与门，与门两个输出分别连至IC2的MR1，MR2。
记得加5V和GND

❺ 试用同步4位二进制计数器74163辅以4选1数据选择器设计一个0110100111序列信号发生器。

序列长度：10

将16进制计数器连成同步清零的10进制，计数器的输出范围就变成0到9，就是(b3,b2,b1,b0)=(0000)到(1001)

前8个所以有：序列值V=b2^b1^b0

序列后两个，都是1，正好是b3开始为1的时刻，可以认为只要b3为1，序列值就为1。

这是个或的关系，所以最终有：V=(b2^b1^b0) | b3

最简单的法就是看最低位是1还是0，是1就是奇数，因为二进制数各个数位上，只有第一位代表1，其余各位都代表偶数，2、4、8……，所以用151设计4位二进制奇偶校验器，只需要把D0~D7都接在最低位上，其余三位接在151的三个数据选择输入端即可。

假设ABCD=0000，则D0被选中，输出0；ABCD=0001则同样D0被选中输出1。

(5)设计电路装置产生周期二进制序列01011扩展阅读：

异步计数器的计数脉冲没有加到所有触发器的CP端。当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特别注意各触发器翻转所对应的有效时钟条件。

异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。

异步二进制加法计数器

必须满足二进制加法原则：逢二进一（1+1=10，即Q由1→0时有进位。）

组成二进制加法计数器时，各触发器应当满足：

① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）；

② 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。

❻ 设计一款通用型顺序脉冲发生器，能周期性地输出 16 位二进制顺 序脉冲信号顺序脉冲码为0010110001010010

使用纯硬逻辑我给你提供一个思路， 就是使用两片12位的并转串芯片。把它的并行输入的数据分别置为“000100101111”和“110011001010”这是当有串行时钟触发的时候这个数据就按触发时钟的频率输出了。
如果配上一些可编程逻辑器件 比如cpld fpga 这个东西会更灵活功能更强大。比如可以随意改变脉冲输出频率 随便设置输出序列等等。

❼ 设计一个时钟信号产生电路,产生时钟周期为1s以及20ms的时钟信号

首先需要一个信号源，如果精度要求不高，可以用晶振，然后通过分频器得到需要的频率。20ms对应频率为50
Hz，1秒对应1Hz, 选择合适的晶振，然后分频到对应的时钟

❽ 用数电设计一个序列信号发生器电路，使之在一系列时钟信号作用下能周期性的输出“0010110111”

前边一个16进制同步计数器74161后边连一个16选1数据选择器，把数据选择器的数据输入端分别置成所要的序列信号即可！

❾ 设计一个序列信号发生器电路，使之在一系列clk信号作用下能周期性的输出0010110111的序列信

思路：采用并入串出移位寄存器构成即可；
如74164-165等；

❿ 试利用四位二进制加法计数器74LS161附加门电路,设计一个循环计数状态为0101～1100计数器。

状态转换图：
0101－0110－0111－1000－1001－1010－1011－1100－0101
连接图：
输入端D3D2D1D0接：0101，
输出端Q3Q2经与非门后，输出接输入端LD，
EP＝ET＝Rd＝1，