pcie匯流排支持多少個設備

『壹』 1個pcie link可以支持多少pf

1個pcie link可以支持6Gpf。

PCIe Degraded Link Width Error: Slot n（PCIe 降級鏈接寬度錯誤：插槽 n）。

從PCIE介面SSD卡盤技術規格上看，有PCIE 3.0 X4介面的 Intel 750系列固態硬碟。但也有企業級的PCI-E X8/X16 技術規格規范的產品。

而顯卡介面為 PCIE X16 規范，Z170支持 X20通道，主板上其他設備也有佔用通道情況。資源有限，默認配置參數情況下，是會爭搶匯流排通道的。即總要有設備讓出部分通道數的。

角色定位：

但是PCI Express flash是否從根本上影響了整個行業以及是否對典型的數據中心具有吸引力仍然值得討論。固態存儲技術具有兩面性，IT企業對新挑戰還是抱有謹慎的態度。但是沒人會否認PCIe不論是在緩存還是在主存里提升的優越性能。

PCIe的主要優勢在於其減少延遲的能力。PCIe設備和PCIe匯流排直接相連，使緩存和數據更接近CPU。他們消除了傳統存儲協議的開銷，並且EMC認為在合適的條件下能實現遠遠優於從08年開始銷售的串列SCSI和SATA的固態硬碟SSD的性能。

『貳』 哪種存儲設備可以直連到pcle匯流排匯流排提供可靠性的驅動器

   隨著現代處理器技術的發展，在互連領域中，使用高速差分匯流排替代並行匯流排是大勢所趨。與單端並行信號相比，高速差分信號可以使用更高的時鍾頻率，從而使用更少的信號線，完成之前需要許多單端並行數據信號才能達到的匯流排帶寬。

     PCI匯流排使用並行匯流排結構，在同一條匯流排上的所有外部設備共享匯流排帶寬，而PCIe匯流排使用了高速差分匯流排，並採用端到端的連接方式，因此在每一條PCIe鏈路中只能連接兩個設備。這使得PCIe與PCI匯流排採用的拓撲結構有所不同。PCIe匯流排除了在連接方式上與PCI匯流排不同之外，還使用了一些在網路通信中使用的技術，如支持多種數據路由方式，基於多通路的數據傳遞方式，和基於報文的數據傳送方式，並充分考慮了在數據傳送中出現服務質量QoS (Quality of Service)問題。

 

PCIe匯流排的基礎知識
       與PCI匯流排不同，PCIe匯流排使用端到端的連接方式，在一條PCIe鏈路的兩端只能各連接一個設備，這兩個設備互為是數據發送端和數據接收端。PCIe匯流排除了匯流排鏈路外，還具有多個層次，發送端發送數據時將通過這些層次，而接收端接收數據時也使用這些層次。PCIe匯流排使用的層次結構與網路協議棧較為類似。

1.1 端到端的數據傳遞
      PCIe鏈路使用「端到端的數據傳送方式」，發送端和接收端中都含有TX(發送邏輯)和RX(接收邏輯)，其結構如圖41所示。

      由上圖所示，在PCIe匯流排的物理鏈路的一個數據通路(Lane)中，由兩組差分信號，共4根信號線組成。其中發送端的TX部件與接收端的RX部件使用一組差分信號連接，該鏈路也被稱為發送端的發送鏈路，也是接收端的接收鏈路；而發送端的RX部件與接收端的TX部件使用另一組差分信號連接，該鏈路也被稱為發送端的接收鏈路，也是接收端的發送鏈路。一個PCIe鏈路可以由多個Lane組成。

      高速差分信號電氣規范要求其發送端串接一個電容，以進行AC耦合。該電容也被稱為AC耦合電容。PCIe鏈路使用差分信號進行數據傳送，一個差分信號由D+和D-兩根信號組成，信號接收端通過比較這兩個信號的差值，判斷發送端發送的是邏輯「1」還是邏輯「0」。

       與單端信號相比，差分信號抗干擾的能力更強，因為差分信號在布線時要求「等長」、「等寬」、「貼近」，而且在同層。因此外部干擾雜訊將被「同值」而且「同時」載入到D+和D-兩根信號上，其差值在理想情況下為0，對信號的邏輯值產生的影響較小。因此差分信號可以使用更高的匯流排頻率。

       此外使用差分信號能有效抑制電磁干擾EMI(Electro Magnetic Interference)。由於差分信號D+與D-距離很近而且信號幅值相等、極性相反。這兩根線與地線間耦合電磁場的幅值相等，將相互抵消，因此差分信號對外界的電磁干擾較小。當然差分信號的缺點也是顯而易見的，一是差分信號使用兩根信號傳送一位數據；二是差分信號的布線相對嚴格一些。

       PCIe鏈路可以由多條Lane組成，目前PCIe鏈路可以支持1、2、4、8、12、16和32個Lane，即×1、×2、×4、×8、×12、×16和×32寬度的PCIe鏈路。每一個Lane上使用的匯流排頻率與PCIe匯流排使用的版本相關。

      第1個PCIe匯流排規范為V1.0，之後依次為V1.0a，V1.1，V2.0和V2.1。目前PCIe匯流排的最新規范為V2.1，而V3.0正在開發過程中，預計在2010年發布。不同的PCIe匯流排規范所定義的匯流排頻率和鏈路編碼方式並不相同，如表41所示。 

表41 PCIe匯流排規范與匯流排頻率和編碼的關系

PCIe匯流排規范

匯流排頻率[1]

單Lane的峰值帶寬

編碼方式

1.x

1.25GHz

2.5GT/s

8/10b編碼

2.x

2.5GHz

5GT/s

8/10b編碼

3.0

4GHz

8GT/s

128/130b編碼

 

       如上表所示，不同的PCIe匯流排規范使用的匯流排頻率並不相同，其使用的數據編碼方式也不相同。PCIe匯流排V1.x和V2.0規范在物理層中使用8/10b編碼，即在PCIe鏈路上的10 bit中含有8 bit的有效數據；而V3.0規范使用128/130b編碼方式，即在PCIe鏈路上的130 bit中含有128 bit的有效數據。

       由上表所示，V3.0規范使用的匯流排頻率雖然只有4GHz，但是其有效帶寬是V2.x的兩倍。下文將以V2.x規范為例，說明不同寬度PCIe鏈路所能提供的峰值帶寬，如表42所示。

 表42 PCIe匯流排的峰值帶寬

PCIe匯流排的數據位寬

×1

×2

×4

×8

×12

×16

×32

峰值帶寬(GT/s)

5

10

20

40

60

80

160

        由上表所示，×32的PCIe鏈路可以提供160GT/s的鏈路帶寬，遠高於PCI/PCI-X匯流排所能提供的峰值帶寬。而即將推出的PCIe V3.0規范使用4GHz的匯流排頻率，將進一步提高PCIe鏈路的峰值帶寬。

       在PCIe匯流排中，使用GT(Gigatransfer)計算PCIe鏈路的峰值帶寬。GT是在PCIe鏈路上傳遞的峰值帶寬，其計算公式為匯流排頻率×數據位寬×2。

       在PCIe匯流排中，影響有效帶寬的因素有很多，因而其有效帶寬較難計算。盡管如此，PCIe匯流排提供的有效帶寬還是遠高於PCI匯流排。PCIe匯流排也有其弱點，其中最突出的問題是傳送延時。

       PCIe鏈路使用串列方式進行數據傳送，然而在晶元內部，數據匯流排仍然是並行的，因此PCIe鏈路介面需要進行串並轉換，這種串並轉換將產生較大的延時。除此之外PCIe匯流排的數據報文需要經過事務層、數據鏈路層和物理層，這些數據報文在穿越這些層次時，也將帶來延時。 

      在基於PCIe匯流排的設備中，×1的PCIe鏈路最為常見，而×12的PCIe鏈路極少出現，×4和×8的PCIe設備也不多見。Intel通常在ICH中集成了多個×1的PCIe鏈路用來連接低速外設，而在MCH中集成了一個×16的PCIe鏈路用於連接顯卡控制器。而PowerPC處理器通常能夠支持×8、×4、×2和×1的PCIe鏈路。

       PCIe匯流排物理鏈路間的數據傳送使用基於時鍾的同步傳送機制，但是在物理鏈路上並沒有時鍾線，PCIe匯流排的接收端含有時鍾恢復模塊CDR(Clock Data Recovery)，CDR將從接收報文中提取接收時鍾，從而進行同步數據傳遞。

     

『叄』 PCIE匯流排和PCIE SWITCH

            PCI-E(PCI-Express)是一種通用的匯流排規格，它由Intel所提倡和推廣，其最終的設計目的是為了取代現有電腦系統內部的匯流排傳輸介面，這不只包括顯示介面，還囊括了CPU、PCI、HDD、Network等多種應用介面。

            PCIe匯流排與PCI最大的區別在工作原理上，PCIe是採用點到點的串列方式進行傳輸的，被稱為「串列PCI」，由於採用了串列方式傳輸使得其工作頻率可以達到2.5Ghz，大大增加了傳輸速率，同時採用全雙工的通信方式，使得其傳輸速度提高了一倍，每一個PCIe匯流排設備與外部通信時有四根數據匯流排，分別有兩個RX和TX，兩根用於發送，兩根由於接收。

            當前的Intel平台CPU每顆最大支持40個通道（Lane），但是對於現在比較主流的GPU伺服器需要插入多張高興能顯卡，每顆CPU提供x40個通道就顯得不夠用了。另外，傳統存儲控制器之間需要做各種數據交換和同步，一般也是用PCI-E，這又增加了對通道數量的消耗。 對於一般的高端伺服器，普遍都是雙路、四路配置，雙路下提供x80通道，理論上可連接10個x8的PCI-E設備，去掉一些用於管理、內部嵌入式PCI-E設備的通道佔用之後，連接8個設備不在話下，可以覆蓋幾乎所有應用場景。

            與大多數匯流排一樣，PCIe匯流排也包括 電氣屬性 和 協議組成 兩部分。PCIe 規范對於設備的設計採用分層的結構，有事務層、數據鏈路層和物理層組成，各層有都分為發送和接收兩功能塊。在發送端，應用程序（設備核A）在事務層形成事務層包（TLP——Transaction Layer Package），儲存在發送緩沖器里，等待推向下層。在數據鏈路層，在TLP 包上再串接一些附加信息，這些信息是對方接收TLP 包時進行錯誤檢查要用到的，形成數據鏈路層包（DLLP——Data Link Layer Package）；在物理層，對DLLP 包進行編碼，佔用鏈路中的可用通道，從發送器發送出去。在接收端，實際上是發送端的「逆」過程。如果說發送端是在不斷組包，那麼接收端就是不斷的拆包，最後提取出有用的數據信息供B設備的應用程序使用。

            PCIE體系架構一般包含根組件RC（rootcomplex），交換器switch，終端設備EP（endpoint）等類型的PCIE設備組成。RC在匯流排架構中只有一個，用於處理器和內存子系統與I/O設備之間的連接，而switch的功能通常是以軟體形式提供的，它包括兩個或更多的邏輯PCI到PCI的連接橋（PCI-PCI Bridge），以保持與現有PCI兼容，具體功能類似現在的網路交換機。

        提供擴展或聚合能力，並允許更多的設備連接到一個PCle埠。它們充當包路由器，根據地址或其他路由信息識別給定包需要走哪條路徑。是一種PCIe轉PCIe的橋。                            

『肆』 pcie20條通道能支持主板多少pcie設備

2個。
自從intel1156cpu開始，intel的北橋就被集成於cpu內部，所以pcie通道也需要由cpu支持，一般的intelcpu都會有20條pcie通道，而高端部分2011支持的pcie通道更多，核顯強制佔用4條，所以剩下給顯卡的帶寬會是16條，南橋有4條通道。

『伍』 PCIE是什麼意思

PCIE，即PCI-Express，是一種高速串列計算機擴展匯流排標准，是由英特爾在2001年提出的。PCIE屬於高速串列點對點雙通道高帶寬傳輸，所連接的設備分配獨享通道帶寬，不共享匯流排帶寬。

PCIE基於點到點拓撲，單獨的串列鏈路將每個設備連接到根系統（主機）。 由於其共享匯流排拓撲，可以對單個方向上的PCI匯流排進行仲裁（在多個主機的情況下），並且一次限制為一個主機。PCIE匯流排鏈路支持任何兩個端點之間的全雙工通信，同時跨多個端點的並發訪問沒有固有的限制。

(5)pcie匯流排支持多少個設備擴展閱讀：

PCIE標准

PCIE卡適合其物理尺寸或更大的插槽（使用×16作為最大的），但可能不適合更小的PCI Express插槽。例如，×16卡可能不適合×4或×8插槽。一些插槽使用開放式插座來允許物理上更長的卡，並協商最佳的電子和邏輯連接。

實際連接到插槽的通道數量也可能少於物理槽大小所支持的數量。一一個×16插槽可以運行×1、×2、×4、×8、×16的卡，當運行×4卡時只提供4條通道。其規格可以讀為「×16（×4模式）」。這樣的插槽可以容納更大范圍的PCIE卡，而不需要主板硬體來支持全傳輸速率。