Vivado2018怎麼生成設備樹

『壹』 vivado怎麼生成模塊連線圖

vivado生成模塊連線圖：mcs implement完後.bit" -file x;up 0 E;x:/點一下 generate bitstream setting 勾選裡面bin文件產生選項至於產生mcs 方法 我也沒找到 似乎是用tcl命令 比如 tcl console裡面執行 write_cfgmem -format mcs -interface spix4 -size。

一個是時序約束，另一個就是邏輯鎖定。時序約束是按照你的時序要求去布局布線。而邏輯鎖定則是指設計者將某個模塊或者某個網路指定在器件的某個位置。

CoreEL Technologies，賽靈思聯盟計劃高級成員：

「CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解碼器IP 核已被授權給眾多客戶，用以滿足客戶的多種應用需求。這種IP 相當復雜，要求使用高性能的FPGA 工具。與早期流程相比，Vivado 工具能夠為我們提供更長的運行時間。

實現更加緊湊的布局規劃，使我們能夠在一天時間內開展更多實現工作，從而大幅提高生產力。此外，它還支持Synopsys 設計約束（SDC），讓我們的設計工作更加方便，並且有助於更快地將設計集成於客戶的設計流程中。」

『貳』 如何在VIVADO中編譯模擬庫

1、選擇vivado菜單「Tools」——>「Compile Simulation Libraries...」命令。
2、在彈出的對話框中設置器件庫編譯參數，模擬工具「Simulator」選為ModelSim，語言「Language」、庫「Library」、器件家族「Family」都為默認設置All（當然也可以根據自己的需求進行設置），然後在「Compiled library location」欄設置編譯器件庫的存放路徑，這里選擇新建的vivado2014_lib文件夾，此外在「Simulator executable path」欄設置Modelsim執行文件的路徑，其他參數默認。
3、設置好參數後點擊「Compile」按鈕開始器件庫的編譯。
4、器件庫編譯結束後給出編譯報告，從報告中看出0個警告和0個錯誤。
5、打開vivado2014_lib文件夾，便可以看到已經產生了器件庫。

『叄』 Vivado生成edf網表

步驟：
1.將對應模塊設置為top；
2.綜合策略中flatten_hierarchy設置為full，打平層次；
3.綜合策略中More Options設置為 -mode out_of_context，防止插入I/O Buffer;
4.進行綜合，進入綜合後界面；
5.在tcl Console命令行輸入 write_verilog -mode synth_stub your_path/mole_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行輸入 write_edif your_path/mole_name.edf
如果包含xilinx 官方ip，在tcl Console命令行輸入 write_edif -security_mode all your_path/mole_name.edf
7.將生成的mole_name.v和mole_name.edf添加到工程中，就可以使用網表文件了。

注意事項：
1.步驟567中「your_path」要替換為自己的存儲路徑，「mole_name」要替換為自己的模塊名。
2.在調試過程中，發現若生成的edf網表中包含PLL ip core，則對應的ip的時序約束會失效，建議在edf中不要使用PLL ip，可以將PLL放到網表外面；
3.在生成edf文件前，若無針對edf文件的特殊約束，請將xdc文件disable，否則可能導致約束沖突；

『肆』 vivado安裝教程

首先要去下載vivado的安裝包。建議去官網下載下載好了安裝解壓。

vivado是一款Xilinx開發的功能強大的產品加工分析軟體。

Vivado設計有工程和非工程兩種模式

• 工程模式是使用Vivado設計套件工程自動管理設計源文件、設計配置和結果，使用圖形化Vivado集成設計環境(IDE)互動式處理設計。關鍵優勢在於Vivado工具可管理整個設計流程，包括工程文件管理、報告生成、數據存儲等。在綜合後修改HDL源文件，工具會自動生成時序和功耗報告。

• 非工程模式是使用Tcl腳本流程，在非工程模式下，需要自己管理設計源文件和設計過程。源文件只能從當前位置訪問，不能將其復制到其它位置。設計結果保留在已分配給Vivado工具進程的機器內存中。使用Tcl命令來設置設計參數和實現選項。可使用Tcl在設計過程的任何階段保存設計檢查點（DCP）並生成報告 。

『伍』 怎麼在vivado中自動生成電路

mcs implement完後.bit" -file x;up 0 E;x:/點一下 generate bitstream setting 勾選裡面bin文件產生選項至於產生mcs 方法 我也沒找到 似乎是用tcl命令 比如 tcl console裡面執行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "，設置spi的寬度是4

『陸』 怎麼用vivado生成bin或者mcs文件

vivado生成bin: generate bitstream setting 勾選裡面bin文件產生選項
vivado生成MCS:
使用TCL命令如下：
write_cfgmem -format mcs -interface bpix16 -size 128 -loadbit "up 0x0 FPGA_TOP.bit" -file FPGA_TOP.mcs
-fromat mcs 指定生成格式
-interface bpix16 指定Flash介面是BPI-x16
-size 128 指定Flash大小，這里是以Byte為單位
-loadbit 「up 0x0 FPGA_TOP.bit」 指定生成MCS的源文件以及寫入Flash的地址位置
-file FPGA_TOP.mcs 指定生成MCS的文件名稱

『柒』 怎麼用vivado生成bin或者mcs文件

點一下 generate bitstream setting 勾選裡面bin文件產生選項至於產生mcs 方法 我也沒找到 似乎是用tcl命令 比如tcl console裡面執行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "up 0 E:/x.bit" -file x.mcs implement完後，設置spi的寬度是4. open implement 在菜單tool下面有個屬性設置里有類似原來是impact轉換工具。