pcie总线支持多少个设备

『壹』 1个pcie link可以支持多少pf

1个pcie link可以支持6Gpf。

PCIe Degraded Link Width Error: Slot n（PCIe 降级链接宽度错误：插槽 n）。

从PCIE接口SSD卡盘技术规格上看，有PCIE 3.0 X4接口的 Intel 750系列固态硬盘。但也有企业级的PCI-E X8/X16 技术规格规范的产品。

而显卡接口为 PCIE X16 规范，Z170支持 X20通道，主板上其他设备也有占用通道情况。资源有限，默认配置参数情况下，是会争抢总线通道的。即总要有设备让出部分通道数的。

角色定位：

但是PCI Express flash是否从根本上影响了整个行业以及是否对典型的数据中心具有吸引力仍然值得讨论。固态存储技术具有两面性，IT企业对新挑战还是抱有谨慎的态度。但是没人会否认PCIe不论是在缓存还是在主存里提升的优越性能。

PCIe的主要优势在于其减少延迟的能力。PCIe设备和PCIe总线直接相连，使缓存和数据更接近CPU。他们消除了传统存储协议的开销，并且EMC认为在合适的条件下能实现远远优于从08年开始销售的串列SCSI和SATA的固态硬盘SSD的性能。

『贰』 哪种存储设备可以直连到pcle总线总线提供可靠性的驱动器

   随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。

     PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。

 

PCIe总线的基础知识
       与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。

1.1 端到端的数据传递
      PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图41所示。

      由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。

      高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

       与单端信号相比，差分信号抗干扰的能力更强，因为差分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0，对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。

       此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的，一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些。

       PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。

      第1个PCIe总线规范为V1.0，之后依次为V1.0a，V1.1，V2.0和V2.1。目前PCIe总线的最新规范为V2.1，而V3.0正在开发过程中，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表41所示。 

表41 PCIe总线规范与总线频率和编码的关系

PCIe总线规范

总线频率[1]

单Lane的峰值带宽

编码方式

1.x

1.25GHz

2.5GT/s

8/10b编码

2.x

2.5GHz

5GT/s

8/10b编码

3.0

4GHz

8GT/s

128/130b编码

 

       如上表所示，不同的PCIe总线规范使用的总线频率并不相同，其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10 bit中含有8 bit的有效数据；而V3.0规范使用128/130b编码方式，即在PCIe链路上的130 bit中含有128 bit的有效数据。

       由上表所示，V3.0规范使用的总线频率虽然只有4GHz，但是其有效带宽是V2.x的两倍。下文将以V2.x规范为例，说明不同宽度PCIe链路所能提供的峰值带宽，如表42所示。

 表42 PCIe总线的峰值带宽

PCIe总线的数据位宽

×1

×2

×4

×8

×12

×16

×32

峰值带宽(GT/s)

5

10

20

40

60

80

160

        由上表所示，×32的PCIe链路可以提供160GT/s的链路带宽，远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率，将进一步提高PCIe链路的峰值带宽。

       在PCIe总线中，使用GT(Gigatransfer)计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽，其计算公式为总线频率×数据位宽×2。

       在PCIe总线中，影响有效带宽的因素有很多，因而其有效带宽较难计算。尽管如此，PCIe总线提供的有效带宽还是远高于PCI总线。PCIe总线也有其弱点，其中最突出的问题是传送延时。

       PCIe链路使用串行方式进行数据传送，然而在芯片内部，数据总线仍然是并行的，因此PCIe链路接口需要进行串并转换，这种串并转换将产生较大的延时。除此之外PCIe总线的数据报文需要经过事务层、数据链路层和物理层，这些数据报文在穿越这些层次时，也将带来延时。 

      在基于PCIe总线的设备中，×1的PCIe链路最为常见，而×12的PCIe链路极少出现，×4和×8的PCIe设备也不多见。Intel通常在ICH中集成了多个×1的PCIe链路用来连接低速外设，而在MCH中集成了一个×16的PCIe链路用于连接显卡控制器。而PowerPC处理器通常能够支持×8、×4、×2和×1的PCIe链路。

       PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含有时钟恢复模块CDR(Clock Data Recovery)，CDR将从接收报文中提取接收时钟，从而进行同步数据传递。

     

『叁』 PCIE总线和PCIE SWITCH

            PCI-E(PCI-Express)是一种通用的总线规格，它由Intel所提倡和推广，其最终的设计目的是为了取代现有电脑系统内部的总线传输接口，这不只包括显示接口，还囊括了CPU、PCI、HDD、Network等多种应用接口。

            PCIe总线与PCI最大的区别在工作原理上，PCIe是采用点到点的串行方式进行传输的，被称为“串行PCI”，由于采用了串行方式传输使得其工作频率可以达到2.5Ghz，大大增加了传输速率，同时采用全双工的通信方式，使得其传输速度提高了一倍，每一个PCIe总线设备与外部通信时有四根数据总线，分别有两个RX和TX，两根用于发送，两根由于接收。

            当前的Intel平台CPU每颗最大支持40个通道（Lane），但是对于现在比较主流的GPU服务器需要插入多张高兴能显卡，每颗CPU提供x40个通道就显得不够用了。另外，传统存储控制器之间需要做各种数据交换和同步，一般也是用PCI-E，这又增加了对通道数量的消耗。 对于一般的高端服务器，普遍都是双路、四路配置，双路下提供x80通道，理论上可连接10个x8的PCI-E设备，去掉一些用于管理、内部嵌入式PCI-E设备的通道占用之后，连接8个设备不在话下，可以覆盖几乎所有应用场景。

            与大多数总线一样，PCIe总线也包括 电气属性 和 协议组成 两部分。PCIe 规范对于设备的设计采用分层的结构，有事务层、数据链路层和物理层组成，各层有都分为发送和接收两功能块。在发送端，应用程序（设备核A）在事务层形成事务层包（TLP——Transaction Layer Package），储存在发送缓冲器里，等待推向下层。在数据链路层，在TLP 包上再串接一些附加信息，这些信息是对方接收TLP 包时进行错误检查要用到的，形成数据链路层包（DLLP——Data Link Layer Package）；在物理层，对DLLP 包进行编码，占用链路中的可用通道，从发送器发送出去。在接收端，实际上是发送端的“逆”过程。如果说发送端是在不断组包，那么接收端就是不断的拆包，最后提取出有用的数据信息供B设备的应用程序使用。

            PCIE体系架构一般包含根组件RC（rootcomplex），交换器switch，终端设备EP（endpoint）等类型的PCIE设备组成。RC在总线架构中只有一个，用于处理器和内存子系统与I/O设备之间的连接，而switch的功能通常是以软件形式提供的，它包括两个或更多的逻辑PCI到PCI的连接桥（PCI-PCI Bridge），以保持与现有PCI兼容，具体功能类似现在的网络交换机。

        提供扩展或聚合能力，并允许更多的设备连接到一个PCle端口。它们充当包路由器，根据地址或其他路由信息识别给定包需要走哪条路径。是一种PCIe转PCIe的桥。                            

『肆』 pcie20条通道能支持主板多少pcie设备

2个。
自从intel1156cpu开始，intel的北桥就被集成于cpu内部，所以pcie通道也需要由cpu支持，一般的intelcpu都会有20条pcie通道，而高端部分2011支持的pcie通道更多，核显强制占用4条，所以剩下给显卡的带宽会是16条，南桥有4条通道。

『伍』 PCIE是什么意思

PCIE，即PCI-Express，是一种高速串行计算机扩展总线标准，是由英特尔在2001年提出的。PCIE属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽。

PCIE基于点到点拓扑，单独的串行链路将每个设备连接到根系统（主机）。 由于其共享总线拓扑，可以对单个方向上的PCI总线进行仲裁（在多个主机的情况下），并且一次限制为一个主机。PCIE总线链路支持任何两个端点之间的全双工通信，同时跨多个端点的并发访问没有固有的限制。

(5)pcie总线支持多少个设备扩展阅读：

PCIE标准

PCIE卡适合其物理尺寸或更大的插槽（使用×16作为最大的），但可能不适合更小的PCI Express插槽。例如，×16卡可能不适合×4或×8插槽。一些插槽使用开放式插座来允许物理上更长的卡，并协商最佳的电子和逻辑连接。

实际连接到插槽的通道数量也可能少于物理槽大小所支持的数量。一一个×16插槽可以运行×1、×2、×4、×8、×16的卡，当运行×4卡时只提供4条通道。其规格可以读为“×16（×4模式）”。这样的插槽可以容纳更大范围的PCIE卡，而不需要主板硬件来支持全传输速率。