Vivado2018怎么生成设备树

『壹』 vivado怎么生成模块连线图

vivado生成模块连线图：mcs implement完后.bit" -file x;up 0 E;x:/点一下 generate bitstream setting 勾选里面bin文件产生选项至于产生mcs 方法 我也没找到 似乎是用tcl命令 比如 tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size。

一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。

CoreEL Technologies，赛灵思联盟计划高级成员：

“CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解码器IP 核已被授权给众多客户，用以满足客户的多种应用需求。这种IP 相当复杂，要求使用高性能的FPGA 工具。与早期流程相比，Vivado 工具能够为我们提供更长的运行时间。

实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。此外，它还支持Synopsys 设计约束（SDC），让我们的设计工作更加方便，并且有助于更快地将设计集成于客户的设计流程中。”

『贰』 如何在VIVADO中编译仿真库

1、选择vivado菜单“Tools”——>“Compile Simulation Libraries...”命令。
2、在弹出的对话框中设置器件库编译参数，仿真工具“Simulator”选为ModelSim，语言“Language”、库“Library”、器件家族“Family”都为默认设置All（当然也可以根据自己的需求进行设置），然后在“Compiled library location”栏设置编译器件库的存放路径，这里选择新建的vivado2014_lib文件夹，此外在“Simulator executable path”栏设置Modelsim执行文件的路径，其他参数默认。
3、设置好参数后点击“Compile”按钮开始器件库的编译。
4、器件库编译结束后给出编译报告，从报告中看出0个警告和0个错误。
5、打开vivado2014_lib文件夹，便可以看到已经产生了器件库。

『叁』 Vivado生成edf网表

步骤：
1.将对应模块设置为top；
2.综合策略中flatten_hierarchy设置为full，打平层次；
3.综合策略中More Options设置为 -mode out_of_context，防止插入I/O Buffer;
4.进行综合，进入综合后界面；
5.在tcl Console命令行输入 write_verilog -mode synth_stub your_path/mole_name.v
6.如果不包含xilinx 官方ip，在tcl Console命令行输入 write_edif your_path/mole_name.edf
如果包含xilinx 官方ip，在tcl Console命令行输入 write_edif -security_mode all your_path/mole_name.edf
7.将生成的mole_name.v和mole_name.edf添加到工程中，就可以使用网表文件了。

注意事项：
1.步骤567中“your_path”要替换为自己的存储路径，“mole_name”要替换为自己的模块名。
2.在调试过程中，发现若生成的edf网表中包含PLL ip core，则对应的ip的时序约束会失效，建议在edf中不要使用PLL ip，可以将PLL放到网表外面；
3.在生成edf文件前，若无针对edf文件的特殊约束，请将xdc文件disable，否则可能导致约束冲突；

『肆』 vivado安装教程

首先要去下载vivado的安装包。建议去官网下载下载好了安装解压。

vivado是一款Xilinx开发的功能强大的产品加工分析软件。

Vivado设计有工程和非工程两种模式

• 工程模式是使用Vivado设计套件工程自动管理设计源文件、设计配置和结果，使用图形化Vivado集成设计环境(IDE)交互式处理设计。关键优势在于Vivado工具可管理整个设计流程，包括工程文件管理、报告生成、数据存储等。在综合后修改HDL源文件，工具会自动生成时序和功耗报告。

• 非工程模式是使用Tcl脚本流程，在非工程模式下，需要自己管理设计源文件和设计过程。源文件只能从当前位置访问，不能将其复制到其它位置。设计结果保留在已分配给Vivado工具进程的机器内存中。使用Tcl命令来设置设计参数和实现选项。可使用Tcl在设计过程的任何阶段保存设计检查点（DCP）并生成报告 。

『伍』 怎么在vivado中自动生成电路

mcs implement完后.bit" -file x;up 0 E;x:/点一下 generate bitstream setting 勾选里面bin文件产生选项至于产生mcs 方法 我也没找到 似乎是用tcl命令 比如 tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "，设置spi的宽度是4

『陆』 怎么用vivado生成bin或者mcs文件

vivado生成bin: generate bitstream setting 勾选里面bin文件产生选项
vivado生成MCS:
使用TCL命令如下：
write_cfgmem -format mcs -interface bpix16 -size 128 -loadbit "up 0x0 FPGA_TOP.bit" -file FPGA_TOP.mcs
-fromat mcs 指定生成格式
-interface bpix16 指定Flash接口是BPI-x16
-size 128 指定Flash大小，这里是以Byte为单位
-loadbit “up 0x0 FPGA_TOP.bit” 指定生成MCS的源文件以及写入Flash的地址位置
-file FPGA_TOP.mcs 指定生成MCS的文件名称

『柒』 怎么用vivado生成bin或者mcs文件

点一下 generate bitstream setting 勾选里面bin文件产生选项至于产生mcs 方法 我也没找到 似乎是用tcl命令 比如tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "up 0 E:/x.bit" -file x.mcs implement完后，设置spi的宽度是4. open implement 在菜单tool下面有个属性设置里有类似原来是impact转换工具。